twitchcore - GitLite

KO | EN

gitlite — search

#python #react #ai #typescript #llm #machine-learning #rust #linux #docker #nodejs #java #windows #pytorch #openai

twitchcore

(★ 268)

It's a core. Made on Twitch.

파일 탐색기

최종 버전 다운로드 (.zip)

- .gitignore
- arty_a7.xdc
- build.sh
- digilent_arty.cfg
- FD.v
- prog.sh
.gitignore
arty.xdc
compile.sh
cpu.py
cpu.v
digilent_arty.cfg
get_tests.sh
makehex.py
prog.sh
README.md
requirements.txt
risk.v
risk_mem.py
risk_testbench.v
simulate.sh
testbench.sv
tf32.c
top.v

# 설치 가이드

1. 코드 내려받기

git clone https://github.com/geohot/twitchcore

깃허브에서 프로젝트 코드 전체를 내 컴퓨터로 내려받습니다.

cd twitchcore

방금 내려받은 프로젝트 폴더 안으로 이동합니다.

2. 공식 설치 스크립트

쉬움 추천

사전 준비물

Homebrew macOS/Linux용 패키지 매니저입니다.

brew install icarus-verilog riscv-gnu-toolchain

Homebrew로 이미 빌드된 패키지를 바로 설치합니다. 소스 빌드가 필요 없습니다.

✅ 설치 후 새 터미널을 열고, 프로그램의 버전 확인 명령(예: --version)으로 정상 설치됐는지 확인하세요.

이 레포의 README에 적힌 실제 명령어를 그대로 가져왔습니다.

3. Python

쉬움

사전 준비물

Git GitHub에서 프로젝트 코드를 내려받으려면 필요합니다.
Python 3 설치 시 'Add Python to PATH' 옵션을 꼭 체크하세요 (Windows).

python3 -m venv env

파이썬 스크립트(또는 모듈)를 실행합니다.

pip install -r requirements.txt

requirements.txt 등에 명시된 파이썬 라이브러리를 설치합니다.

✅ 에러 메시지 없이 실행되고 터미널에 안내 문구가 출력되면 정상입니다.

이 레포의 README에 적힌 실제 명령어를 그대로 가져왔습니다.

// repository documentation

Was this content helpful?

★ 0 (0 ratings)

# twitchcore

A RISC-V core, first in Python, then in Verilog, then on FPGA.

# Getting Started

### Prerequisites
* icarus-verilog 
* riscv-gnu-toolchain
```sh
brew install icarus-verilog riscv-gnu-toolchain
```

### Installation
1. Clone this repo
```sh
git clone https://github.com/geohot/twitchcore
cd twitchcore
 ```
2. Clone and build `riscv-tests`
```sh
git clone https://github.com/riscv/riscv-tests
cd riscv-tests
git submodule update --init --recursive
autoconf
./configure
make
make install
cd ..
```
3. Create a virtual environment (optional)
```sh
python3 -m venv env
source env/bin/activate
```
4. Install Python packages
```sh
pip install -r requirements.txt
```

# TODO

* Fix unaligned loads/stores (I think this is good now, at least acceptable)
* Make pipelining work
* Add M instructions for fast multiply and divide
* Add better introspection
* Switch to 64-bit
* Add "RISK" ML accelerator ("K" Standard Extension)

# TODO (later)

* Many ROBs like M1 go very fast

# Notes on Memory system

8 million elements (20MB) = 23-bit address path

We want to support a load/store instruction into 32x32 matrix register (2432 bytes) like this:
* Would be R-Type with rs1 and rs2 (64-bit)
* rs1 contains the 23-bit base address, plus two masks in the upper bytes (0 is no mask)
* rs2 contains two 24-bit strides for x and y. Several of these bits aren't connected
* "rd" is the extension register to load into / store from

Use some hash function on the addresses to avoid "bank conflicts", can upper bound the fetch time.

# Notes on ALU

matmul/mulacc are the big ones, 65536 FLOPS and 2048 FLOPS respectively

Have to think this through more with the reduce instructions too.

It's okay if the matmul takes multiple cycles I think, but the mulacc would be nice to be one.

matmul
* load with stride 0 in X
* mul
* reduce

# Notes on mini edition in 100T

16x16 registers (608 bytes), 256 FMACs (does it fit)

* 128k elements = 17-bit address path
* rs1 = 2x4-bit masks + 17-bit address
* rs2 = 2x16-bit strides

# How to run a RISC-V test:
You can run a risc-v test (source code available in firmwares) by:

./simulate.sh firmwares/add.hex